技術領導地位

研發團隊之組織與投資

民國一百零一年，台積公司持續擴大研發規模，進一步強化技術領先優勢。民國一百零一年全年研發總預算約佔總營收之8%，此一研發投資規模不僅與眾多世界級一流科技公司相當，甚至超越了許多公司的規模。由於研發預算增加，台積公司也同時擴增研發團隊人力，增幅超過27.5%。

有鑑於驅動互補金屬氧化物半導體（CMOS）製程微縮的摩爾定律是否能繼續延伸，已面臨眾多技術面之困難，在擁有豐富半導體研發經驗的研發副總經理們的領導之下，台積公司持續努力提升其研發組織的能力，相信將能克服眾多技術上的挑戰。民國一百零一年，台積公司持續擴增28奈米製程產能，此一技術貢獻民國一百零一年第四季總營收將近22%，預計民國一百零二年將有更顯著的成長。

同時，台積公司亦更進一步加速先進元件技術的發展，特別在16奈米製程導入3D立體結構的鰭式場效電晶體（FinFET）、嵌入式記憶體以及低介電層銅導線技術的發展。民國一百零一年，台積公司研發團隊藉由成功開發20奈米先進製程技術及在16奈米電晶體建立的領先地位再次證明了堅強的研發實力。此外，台積公司也擴展電晶體研究的範圍，除了矽晶材料外，也投入其他高效能及低功耗替代性元件材料的研發，例如鍺及三五族化合物半導體等。

台積公司亦致力於擴展與研發夥伴的合作以及與世界級研發機構的聯盟，例如台積公司是位於比利時的知名半導體技術研發中心IMEC的核心會員，同時也與矽智財公司策略合作，促成先進製程之矽智財研究發展。此外，台積公司也加強與主要合作夥伴對設計和製程做最佳化的研究開發，並持續贊助國內外主要的大學從事奈米科技研究，以推動創新及先進技術。

上述研發上的努力與投入，讓台積公司屢屢能夠領先專業積體電路製造服務領域，提供客戶量產製程技術和設計解決方案，以協助客戶在複雜且充滿挑戰的市場環境成功且快速地推出其產品。

民國一百零一年研究發展成果

研究發展組織卓越成果

• 28奈米製程技術

民國一百零一年，台積公司28奈米製程技術增加了高效能加強版（28HPP）及高效能三閘極（28HPT）兩項進階製程技術。相較於民國一百年推出的高效能（28HP）製程及高效能行動運算（28HPM）製程，28HPP與28HPT之速度增快10%。28HPP已通過驗證並完成首次晶片驗證成功進入初期量產，而28HPT在民國一百零一年十二月完成首項客戶產品設計定案（Tape Out），預計民國一百零二年四月以前達成首次晶片驗證成功的目標。

• 20奈米製程技術

民國一百零一年，台積公司持續專注於研發20奈米的先進製程，包含制定基礎製程、提升良率、研擬並精鑄設計法則、建構SPICE模型以及評估製程可靠性。為了提供領先的類比及數位應用產品的晶片製造技術，台積公司採用先進的微影（Lithography）技術，以因應更小尺寸的晶片製造。由於結合了第二世代高介電層／金屬閘極（HKMG）元件結構、更多的矽應力與新元件結構等優勢，純電晶體之執行效能仍然依循摩爾定律而進一步提高。此外，藉由採用一種特別設計的技術，能夠有效地減少與控制外在電阻（External Resistance），而後段製程（Back-end of Line, BEOL）亦擁有以超低介電層作為金屬間介質材料與採用創新低電阻銅金屬化製程的優勢。台積公司20奈米邏輯電晶體與靜態隨機存取記憶體的單位元（Bit Cell）能夠滿足高效能系統單晶片產品之應用。

20奈米技術的發展可提供極高的閘級密度與晶片效能，然而隨著製程的日益先進，客戶所要面對的昂貴成本與複雜度也持續增加。民國一百零一年，台積公司成功地產出製程開發載具、缺陷抑制載具及內含先進ARM核心區塊的邏輯良率提升載具。台積公司利用這些載具進行製程開發，於民國一百零一年提出1.0版製程流程、設計套件（設計法則，SPICE模型與PDK製程設計套件）與矽智財，協助客戶降低製造成本。台積公司如期達成精進電晶體性能目標，並締造領先群倫的靜態隨機存取記憶體單位元的操作良率。除了自製製程研發載具，台積公司於民國一百零一年四月與十一月分別啟用晶圓共乘服務，共計超過十家客戶採用此共乘服務並完成矽智財驗證。台積公司高效能20奈米製程預計於民國一百零二年第一季進行試產。

• 16奈米製程技術

台積公司在民國一百零一年完成16奈米製程技術的定義並且著手開發16奈米製程技術。為了要讓摩爾定律延續下去，16奈米製程技術除了使用第三世代高介電層／金屬閘極（HKMG）元件結構、第五世代應力技術以及先進的193奈米微影（Lithography）技術之外，更運用了先進的三維元件架構―鰭式場效電晶體（FinFET）。因此，相較於採用傳統平面式電晶體架構的製程技術，在相同的晶片效能之下，16奈米製程技術提供先進行動應用產品必備的優異省電效能。

民國一百零一年，台積公司在測試載具（Test Vehicle）預備、基礎製程制定、設計法則研擬、SPICE模型建構及製程可靠性評估方面皆有顯著的進步。台積公司按照計劃成功地完成一組製程開發載具的產品設計定案，及早提供客戶設計套件（設計法則與SPICE模型），並且在鰭式場效電晶體架構的SRAM記憶體上展示功能性的良率。

• 微影技術

民國一百零一年，20奈米微影技術呈現穩定的發展，在材料品質、製程穩定度以及微影機台的維護上皆有持續性的學習與改良，進而取得可靠的成像解決方案，所達成的缺陷學習及缺陷密度（D0）目標能夠成功提升SRAM驗證載具的良率並完成許多主要客戶的產品設計定案。

16奈米微影技術代表創新的成像技術，讓48奈米線間距（Pitch）的FinFET得以實現，特別是針對三維元件結構所帶來的晶片表面凹凸落差，要達到充分的表面包覆及平坦化。此外，我們還發展出80奈米線間距金屬層的單次微影成像解決方案來協助客戶取得更高的成像密度。基於在20奈米製程的學習經驗，我們的試產流程和控制已進入自動化，以加速SRAM開發的時間和提升良率。

台積公司已開始使用浸潤式曝光機來進行10奈米製程的先期研究，基於成本與下一世代機台取得的考量，這項技術將變得更加精密，在基礎製程上扮演關鍵的角色。我們正在開創新的製程來因應10奈米技術所帶來的製程控制挑戰。光學近接效應修正已經能夠解決製程的問題，這項改變大幅改善成本及量測的精確性。

由於技術成熟的時機較晚，極紫外光微影和多重電子束直寫是針對7奈米製程所開發，然而，10奈米製程將試用這些技術。

在特殊製程技術，研發微影已進一步推升八吋晶圓廠曝光機的極限，微縮設計準則並協助客戶在晶圓片上取得更多的晶粒以降低成本。研發部門已經技術轉移了多項eFlash技術並導入生產，並且推出了eMRAM和eRRAM微影技術。針對微機電系統，研發部門也已開發出應用於麥克風與加速度計（Accelerometers）的技術且完成生產技術的轉移。

台積公司持續與曝光機夥伴艾司摩爾（ASML）公司攜手發展浸潤式和極紫外光微影技術，面臨極紫外光光源技術的延遲，193奈米浸潤式曝光機提升了解析度、規格、並擁有更高的產出能力以實現多重曝影。同時，晶圓十二廠使用的NXE3100 beta機台協助我們開發與光罩和光阻相關的10奈米及7奈米單次曝光極紫外光技術。然而，極紫外光微影技術能否在這些先進製程上大量生產將取決於極紫外光光源能否成功達到每小時超過100片的產出。

我們正在廣泛研究KLA-Tencor REBL多重電子束直寫機台的可行性、性能及改善方案。台積公司結合設計、互補金屬氧化物半導體、微機電系統和封裝領域所組成的團隊，正在開發與製造應用於REBL機台的動態圖形產生晶片。兩部用來鑑定動態圖形產生器和試驗光阻的測試機台已建置完成並將於民國一百零二年運送至台積公司十二吋超大晶圓廠。兩家曝光機公司皆正在評估多重電子束直寫技術的可行性，這項多重電子束直寫技術不僅擁有關鍵層顯像的潛能，更具備降低非關鍵層生產成本與十八吋晶圓成像成本的能力。

• 光罩技術

光罩技術是先進曝光顯影技術中極為重要的一環。民國一百零一年，台積公司完成20奈米光罩技術的開發，進而實現雙重曝影技術。我們的研發光罩設備啟用更多先進的光罩機台以協助完成未來幾年16奈米及10奈米光罩技術的開發。具備獨特電子束寫入器、蝕刻機、檢測、修復及驗證的極紫外光光罩技術亦持續發展中。身為SEMATECH的核心成員與EIDEC的共同開發夥伴，台積公司積極投入極紫外光光罩關鍵架構的開發，例如應用在光罩基板上的同波長修復驗證機台與同波長檢視機台。

導線與封裝技術整合

民國一百零一年，台積公司成為全球首家提供客戶全方位系統整合解決方案的專業積體電路製造服務公司。台積公司開發並提供後段封裝技術，從先進後段製程導線、結合矽穿孔（TSV）與晶粒堆疊可供量產的細間距矽中介層、到包括扇入式（Fan-in）／扇出式（Fan-out）與超精細間距大型晶粒無鉛覆晶封裝技術之晶圓級晶片尺寸封裝（WLCSP）。台積公司提供客戶相關的設計工具、技術及量產的能力，這些服務已於民國一百零一年提供給客戶。台積公司藉由創新製程進一步改善與擴展先進後段製程導線技術。此外，我們亦擴大了覆晶封裝技術的範圍，以涵蓋更大的晶粒尺寸和更細的凸塊間距，使其能應用於先進製程技術（28奈米和20奈米）。扇入式與扇出式晶圓級封裝技術也已提供給客戶，這項解決方案已經通過部分客戶的驗證。

• 先進導線技術

民國一百零一年，台積公司持續聚焦在開發最低RC延遲的先進導線技術。針對16奈米與更先進製程技術，台積公司已經開發一種新的導線結構以達成最小間距，同時亦開發一種新的金屬層成像方式將電阻／電容RC延遲最小化。在20奈米製程，我們的銅導線有效電阻率具高度競爭力且低於國際半導體技術藍圖（The International Technology Roadmap for Semiconductors, ITRS）的預估值。

• 先進封裝研究發展

為了在民國一百零一年提供創新和具成本競爭力的無鉛凸塊及封裝解決方案，台積公司已開發並驗證具有超精細間距陣列（100微米間距）銅凸塊的28奈米製程銅柱導線直連封裝技術（Bump-on-Trace, BOT）以用於行動式裝置。台積公司亦擴大無鉛封裝技術的範圍到20奈米製程，並提供多樣的無鉛覆晶封裝技術支援行動/手持式裝置和高效能應用產品，以強化客戶競爭力。

• 三維積體電路（3D IC）

民國一百零一年，台積公司完成CoWoS™製程和封裝技術的驗證，並完成技術移轉導入量產。CoWoS™解決方案提供了一個精簡的整合製程，以利客戶開發的產品達到成本最佳化與產品週期最佳化。我們也發展出採用28奈米高效能行動運算製程（28HPM）穿透電晶體堆疊技術（Through Transistor Stacking, TTS）的三維積體電路，協助客戶實現對小尺寸外觀、高性能及低功耗產品的應用。透過對三維積體電路散熱管理關鍵特性的了解，台積公司也開發出與CoWoS™和TTS技術相關的散熱解決方案。整體而言，台積公司提供多項技術解決方案，以便客戶作三維晶圓級封裝（System-in-Package, SiP）的設計，其中包括封裝設計、封裝粹取電性分析、時序、信號完整性、阻抗壓降、設計準則查驗（DRC）之散熱與物理驗證以及布線與布局比對（LVS），此產品整合解決方案已可提供給客戶。

先進電晶體元件研究發展

市場對於高效能及低耗電應用產品的強烈需求推動電晶體結構的創新與研究，遍及應用於各個領域的先進邏輯技術。台積公司積極投入研發除了矽晶材料外的其它高效能、低功耗替代性元件材料，例如鍺及三五族化合物半導體等。此外，台積公司亦積極研究運用創新奈米技術的電晶體結構新概念。

多樣且完備的製程技術

除了上述先進製程的研發成果，台積公司亦持續成功開發出多樣化的新製程技術，並加速了系統單晶片的技術藍圖，以提供更高的整合度及更多的不同選擇。

• 混合訊號／射頻技術

台積公司成功開發出完備的氮氧化矽及多晶矽28奈米射頻技術，其低功耗與低成本的優勢可支援下一世代射頻收發器（RF Transceiver）（例如4G長期演進技術）。除了標準電壓及低臨界電壓元件之外，台積公司亦提供超低臨界電壓元件，可提供更充分的設計裕度及更低的操作功耗。台積公司提供與互補金屬氧化物半導體相容的技術以實現矽製程的手機射頻切換器（RF Switch）應用，足以與傳統化合物半導體製程相抗衡，台積公司也成功將整合式被動元件（Integrated Passive Device, IPD）技術導入量產，以滿足快速成長的行動裝置市場。

• 電源IC／雙極—互補金屬氧化半導體—雙重擴散金屬氧化半導體（BCD）技術

民國一百零一年，台積公司在高壓及電源管理產品方面共計出貨逾一百萬片晶圓給客戶。除此之外，台積公司研發團隊推出第二代0.18微米BCD技術，其中一位夥伴客戶的首款產品已經送樣給系統客戶。

• 面板驅動技術

民國一百零一年，台積公司推出支援智慧型手機面板驅動晶片的80奈米高壓製程並導入量產。此外，此技術衍生的客製化產品亦支援夥伴客戶的產品設計，除了應用於智慧型手機的小尺寸面板，我們亦一直積極開發支援平板電腦應用的0.11微米技術。

• 微機電系統技術

民國一百零一年，台積公司推出支援加速度計之模組化微機電系統技術，並協助夥伴客戶進入量產。同時，亦執行了一項支援高解析度、能夠消除雜音的麥克風產品專案。

• 快閃記憶體／嵌入式快閃記憶體技術

民國一百零一年，台積公司在65/55奈米嵌入式快閃記憶體技術達成數項重要的里程碑。65奈米分離閘（Split-gate）技術已完成車用電子產品製程可靠性驗證，並且已進入量產。在其他反或閘（NOR）式快閃記憶體技術方面，已有一家客戶開始提供數種送樣的原型產品。在混成式（Hybrid）技術方面，亦有100K記憶卡應用產品送樣中。

在40奈米技術方面，台積公司已與整合元件領導廠商針對車用電子和消費性電子方面的應用合作開發氮化物薄膜（Nitride Film）儲存型快閃記憶體及反或閘式快閃記憶體技術。

技術平台

現今積體電路設計者需要一套精緻的設計基礎架構，來達成令人滿意的生產力及工期。這其中包括了電子設計自動化（EDA）流程、通過矽晶片驗證的資料庫和矽智財、模擬及驗證用的設計套件，如製程設計套件（PDK）及技術檔案。這些都以製程技術為建構的基礎，而每一項製程技術都需要有各自的設計基礎架構，讓設計者容易使用，這就是技術平台的概念。

台積公司的技術平台反映了多年來台積公司和它的策略夥伴所合作的最佳成果。自從民國九十七年台積公司推出「開放創新平台計劃」以來，台積公司持續地增加了合作的成果以加強技術平台的內容。

民國一百零一年十月，台積公司經由「開放創新平台」的合作，發表了完整的20奈米設計生態系統的成果。台積公司的20奈米設計生態系統是以基礎設計組件為主，諸如設計法則檢查（DRC）、布局與電路比較（LVS）和製程設計套件；基礎矽智財，包括標準元件庫（Standard cell）、標準輸出入單元（Standard I/O）、可編程融絲（eFuse）與記憶體編譯器（Memory Compiler）；以及標準的矽智財介面元件，諸如通用串列匯流排（USB）、周邊元件互連介面（PCI）和雙倍資料率動態隨機存取記憶體（DDR）／低功率雙倍資料率動態隨機存取記憶體（LPDDR）。客戶能夠很輕易地從TSMC-Online下載這些資料。再者，電子設計自動化工具（EDA）也都完成及時的改版與更新，以滿足客戶20奈米設計的技術需求。

民國一百零一年，台積公司藉由兩個特定的參考流程解決最關鍵性的設計挑戰：20奈米參考流程和CoWoS™參考流程。經由此兩項參考流程，客戶可以取得所需的解決方案，以完成台積公司20奈米製程及CoWoS™生產技術的設計。

民國一百零一年十月，台積公司同時也發表專業積體電路製造服務領域的20奈米客製化設計參考流程及射頻設計參考流程套件第四版（RF RDK 4.0），提供客製化設計及射頻設計所需的設計協助。

為了確保開放創新平台合作夥伴符合台積公司新製程的要求，台積公司和相關的合作夥伴積極地驗證電子設計自動化工具以確保它們為客戶的設計準備就緒，同時也將驗證報告發布在TSMC-Online上。

從20奈米製程開始，電子設計自動化驗證的涵蓋範圍更從設計法則檢查、布局與電路比較、寄生元件參數萃取（RCX）及布局與繞線（Placement and Routing）擴大增加了靜態時序分析（Statistical Timing Analysis）、電遷移（Electro-Migration）、阻抗壓降（IR Drop）以及客製化設計。

為了降低客戶採用先進製程的障礙，台積公司先後在民國九十八年提供65/55奈米的整合設計流程（Integrated Sign-Off Flow, ISF），在民國一百年提供40奈米整合設計流程的設計解決方案，以及民國一百零一年28奈米整合設計流程。ISF是一個奠基於台積公司多年設計經驗所誕生的產品驗證設計流程。台積公司在ISF所投入的努力，在民國九十九年開花結果，讓多數初次使用65/55奈米製程的客戶群自0.13微米等成熟製程成功地移轉至先進製程，並大幅降低中國大陸等新興市場採用先進製程技術的門檻。而40奈米整合設計流程的推出更進一步地幫助客戶掌握更多的商機，例如在民國一百年幫助客戶在中國市場上成功地推出40奈米的移動裝置應用處理器與第三代／第四代通訊晶片。民國一百零一年，台積公司新推出的28奈米整合設計流程協助客戶藉由28奈米製程的設計充分掌握行動通訊市場的商機。

Soft-IP聯盟計劃希望能加速soft-IP在先進製程準備就緒並提早上市的時程。多年以來，soft-IP的發展獨立於製程技術之外，因此在晶片的用電、效能與面積等方面並未達到最佳化。基於系統單晶片（SoC）等高整合性的晶片設計，對於「首次生產即成功」與「提早產品上市時程」的需求與日俱增，積體電路製造與矽智財業者之間的緊密技術合作將更形重要，才能讓晶片設計達到最佳表現。

民國一百年，台積公司建立一個專注於品質管理的系統以確保soft- IP的最高品質並延續在hard-IP成功實現的高效能品質紀錄。客戶現可經由TSMC-Online來取得soft-IP的soft-IP9000評估狀況報告。民國一百零一年，新版的soft-IP Handoff套件（the soft-IP Kit 2.0）已經準備就緒可供soft-IP夥伴使用。Soft-IP Kit 2.0提供了一組增強版的檢查功能，包括新增的早期實體實作方面的設計檢查（例如面積、時序和壅塞）以及先進的正式lint檢查。

協助客戶開始設計

台積公司的技術平台為客戶提供了一個如同合作夥伴般的堅實技術支援作為後盾，讓客戶得以透過平台直接以台積公司的技術作設計。

技術檔案與程式設計套件

由於台積公司與客戶透過開放創新平台進行更廣泛、更及早且更深入的合作，客戶從台積公司技術檔案與製程設計套件受惠更大，而這可從頻繁的下載次數窺知一二。相較於民國一百年5萬次的技術檔案與製程設計套件下載，在民國一百零一年則有超過了10萬次的下載使用。台積公司同時發現製程設計套件在主流製程上的高度需求，並且也已經投注更多資源支援此一需求。

元件資料庫與矽智財

台積公司與設計生態環境合作夥伴為客戶提供了多樣性的元件資料庫與矽智財選擇，這些可重複利用的模組對於許多的設計專案非常重要。民國一百零一年，客戶對台積公司的投片中有超過60%的設計使用了台積公司或其合作夥伴一個或多個的元件資料庫與矽智財。為了支援此一高度需求，台積公司投注了資源，以拓展元件資料庫與矽智財組合的多樣性。目前元件資料庫與矽智財的數量，也從民國一百年的3,740個提升到民國一百零一年的5,400個，其中包括了新增加的soft IP。

設計方法與流程

民國一百零一年十月，台積公司發表了針對20奈米完整的設計解決方案並已整合於開放創新平台之中。在台積的20奈米設計環境生態中，諸如基礎設計工具，包含設計法則檢查、布局與電路比較、製程設計套件；基礎矽智財如標準元件庫、標準輸出入單元、可編程融絲與記憶體編譯器；標準介面矽智財如通用串列匯流排、周邊元件互連介面、雙倍資料率動態隨機存取記憶體與低功率雙倍資料率動態隨機存取記憶體皆已完備，客戶可登入台積公司TSMC-Online下載。並藉著與電子設計自動化社群在20奈米上的通盤合作，來達到設計流程中各工具結果呈現的一致性，進而針對設計問題加以改善。

20奈米參考流程在布局與繞線（Placement and Routing）、寄生元件參數萃取、設計法則檢查、時序分析、電遷移及阻抗壓降上具備新的設計解決方案與能力，以實現20奈米雙重曝影的設計特性，並符合矽晶片的行為模式。

民國一百零一年十月，台積公司發表了CoWoS™參考流程，此新興的三維生產技術實現整合多重製程技術的設計。CoWoS™參考流程透過Wide I/O介面達成多重製程技術與記憶體上的異質性整合。為了滿足新興系統產品對於尺寸、性能、以及功能的需求，CoWoS™針對功率完整性、熱能分析、同步開關雜訊（Simultaneously Switching Noise）、創新的可測試設計（DFT）和布局與繞線解決方案提供了完整的分析。藉由與台積公司設計生態環境夥伴的合作，CoWoS™設計方法在台積公司建議的設計環境下提供了最具成本效益的解決方案。CoWoS™設計平台能夠以極有彈性的方式獲取先進及成熟製程所有的優點以達到設計的要求。

20奈米客製化設計參考流程能夠實現雙重曝影，提供20奈米製程極需的解決方案，包括與模擬器的直接連結以驗證有電壓依存的設計法則檢查（Voltage-dependent DRC）、整合布局依存效應（LDE）解決方案以及高介電金屬閘極（HKMG）技術的處理。

這次更新的射頻設計參考套件（RF RDK）針對設計者經常會遇到的挑戰提供解決方案。射頻設計參考套件第四版針對慢波傳輸線（Slow Wave Transmission Line）提供了靈活的五端金氧半導體元件與精確的雜訊模型。同時，射頻技術參考設計套件第四版也透過整合被動元件提供應用於射頻被動元件合成的完備電磁設計流程，另外亦提供60GHz可擴展的VCO參考範例來協助客戶實現電感器設計。

智慧財產

堅實的智慧財產權組合強化了台積公司的技術領導地位和保護我們先進和尖端技術。民國一百零一年，台積公司創紀錄共獲頒647件美國專利以及超過300件以上的台灣及中國大陸專利，另還有多項其他國家之專利。民國一百零一年，台積公司達到新的專利里程碑：前50名獲頒最多美國專利的企業。目前，台積公司已在全球擁有約2萬個專利（包含正在申請的專利）。台積公司將會持續一貫的智財資本管理策略計劃，並結合公司策略考量與營運目標，以執行智慧財產權的即時產出、管理及運用。

台積公司已建立一套藉由智慧財產權來創造公司價值的運作模式，因此智財策略的擬定會全面考量研發、營運目標、行銷、企業發展等整體策略。智財權一方面可以保護公司營運自由，另一方面也可強化競爭優勢，並可援引用來創造企業獲利。

台積公司不斷改善智財組合的品質，減低維護成本。台積公司將持續投資智財組合及智財管理系統，以確保公司在技術上的領導地位並從中獲得最大利益。

大學晶圓快捷專案

台積公司成立「大學晶圓快捷專案」（TSMC University Shuttle Program）之目的係管理來自全球頂尖大學傑出教授使用晶圓共乘服務（Multi-Project Wafer, MPW）的請求。台積公司的大學晶圓快捷專案每年會提供參與的教授年度一定的使用額度，讓參與的大學研究計劃能運用台積公司的先進製程技術，包括以65奈米、40奈米進行類比／混合訊號電路和射頻製程設計，或以0.11微米／0.18微米製程微機電系統（MEMS），而28奈米則提供給有特殊需求的研究計劃，如針對非常先進的數位邏輯設計或者靜態記憶體（SRAM）的研究。對台積公司而言，人才招募、研究成果移轉（Research Results Transfer）以及貢獻度（Recognition），是此專案的主要執行指標。

參與台積公司大學晶圓快捷專案的頂尖大學，主要分布在美國、台灣、香港、和新加坡。如來自美國的麻省理工學院（M.I.T.）、加州大學柏克萊校區（UC Berkeley）、史丹福大學、加州大學洛杉磯校區（UCLA）以及哈佛大學的積極參與。在台灣，積極參與的研究小組有來自國立台灣大學、國立交通大學以及國立清華大學。此外，還有來自中國的北京清華大學、香港的香港科技大學與新加坡的南洋理工大學之研究小組的參與。   

台積公司的大學晶圓快捷專案如同一座橋樑，有效地串起來自全球頂尖大學的教授、研究生與台積公司主管們的研究動力與熱情，在半導體領域創造更卓越的先進技術與新世代的人才培育。

台積公司的大學晶圓快捷專案收到了來自國內外許多大學系所的高度評價。大體而言，參與專案的教授們肯定此項專案讓他們的研究生們得以實現令人興奮的設計，從低功耗記憶體、類比數位轉換器、數位設計，到先進的射頻和混合訊號生物醫療系統，這是真正的產學雙贏的世界級合作。在民國一百零一年，台積公司接獲了來自全球各大學教授的感謝函，計有來自：麻省理工學院、哈佛大學、史丹福大學、加州大學柏克萊校區、加州大學洛杉磯校區、國立台灣大學以及國立交通大學。

未來研發計劃

基於民國一百零一年在先進技術上締造的優異成果，台積公司未來將繼續擴展其研發投資。台積公司計劃進一步強化前瞻性技術研究，繼續研發新的電晶體及製程技術，例如三維（3D）結構、應變層互補金屬氧化半導體（Strained-layer CMOS）、高載子移動率材料以及創新的三維積體電路元件。目前，奈米級互補金屬氧化半導體電晶體的基本物理和其特性的研究是台積公司的研發重點之一，以作為了解和引導未來先進製程元件的設計方向。台積公司已經運用相關的研究結果，確保我們繼續在28奈米和20奈米製程技術世代的領導地位，並將此領先優勢延續到10奈米和7奈米製程。台積公司的目標之一，是藉由內部的創新以及與產業領導者和學術界共同合作來延續摩爾定律，我們尋求具有成本效益的技術和製造解決方案。

台積公司將持續和國際聯盟及光學微影設備供應商緊密合作，確保能夠及時進行193奈米波長高數值孔隙（High-NA）掃瞄機技術、極紫外光微影技術和多重平行電子束直寫技術的開發。這些技術在台積公司10奈米、7奈米及更先進製程技術的製程研發上具有與日俱增的重要性。

台積公司將繼續和光罩寫入器及檢驗設備供應商合作，共同開發先進的光罩製造技術，以維持在光罩品質及交期週期上的領導地位，並滿足研發、產品試製及生產的高標準要求。

台積公司擁有優異、高度專注的研發團隊，加上對創新的承諾，我們深信一定能提供客戶最具競爭優勢且最具成本效益的系統單晶片製程技術，從而支援台積公司的營運成長及獲利能力。

台積公司未來主要研發計劃摘要